AMD satsar på hög prestanda per kärna med Zen enligt läckt presentation

Dom konkar nog innan detta lanseras, alt får så pass stor penningbrist att lanseringen inte kan genomföras. I bästa fall blir någon del av företaget uppköpt av någon...

Är också lite rädd för det, vi får se om grafikkorten kan hålla dem i liv tills dess. Annars blir det nog en trevlig arkitektur.

Skulle gissa på att när vi går över till grafen om några år så dör AMD.
Tvivlar enormt hårt på att de har någon RnD i närheten av god nog att ta klivet från kisel till grafen.

Eller dör var kanske att ta i, men "evigt förpassade till budget kretsar och inbyggda system" kanske.

Den nya bilden, den med lite punkter om cachehierarkin, är den enskilt mest informationsvärdefulla som släppts om Zen så här långt. AMD har använt exklusiv policy för cachen sedan K7. Exklusiv cache gör att man i stort sett kan addera storleken på de nivåer som är exklusiva, fungerade riktigt bra så länge det bara var en CPU-kärna (även om det redan då hade högre latens än inklusive cache). När man gick till multicore så borde fördelarna med inklusive cache vara uppenbara, dels lägre latens men man får även s.k. "snoop-filter" (sätt att lura ut om någon annan CPU-kärna har en cacheline som man är på väg att skriva till) gratis via den cache som delas mellan kärnor (L3 i Zen och Intels "Core").

Ska bli intressant att se vilken latens man lyckas få till med 512kB L2 och 128kB L1(?). Ser inte var PcPerspective får 128kB L1 från, det låter också för stort för att vara L1D, 64kB L1I + 64kB L1D är mer rimligt (samma som Athlon/Phenom).

Inte bara fördelar med stor L1D, Intel har ju väldigt hög associationsnivå på sin L1D (8 set på 32kB, de flesta andra har 2 set på 32/64kB), gräver man lite mer inser man att det är väldigt genomtänkt då TLB och L1D uppslagning kan göras samtidigt på Intels CPUer då 32kB (storlek på cache) / 8 (antal set) = 4kB per set -> är storleken på en page -> vilket betyder att man inte behöver den fysiska adressen (som kommer från TLB) för att veta vilken index en eventuell cache-träff har då den bestäms av de nedre 12 bitarna (6 bitar är index och 6 bitar är offset in i cache-line) som är samma för den fysiska och den virtuella adressen (2^12 = 4096).

Svårt att se att man får in 16 set i L1D, vilket betyder att man måste köra med fysiskt taggad, fysiskt indexerad cache -> TLB måste hända innan L1D -> högre latens.

Edit: inser att det också förklarar 16kB L1D$ som Bulldozer-serien har (många var förvånad varför man valde en sådan liten cache när man kört med 64kB innan), är ju exakt samma anledning då den är 4-set associativ 16kB / 4 = 4kB. Det är helt enkelt svårt att bygga en L1$ med hög associationsnivå utan att strömförbrukning och/eller latens drar iväg, så man stannade vid 4-set vilket då begränsade storleken till 16kB.

Får lite dåliga vibbar av nya grafikkorten också, känns inte helt seriöst att köra de redan alldeles för gamla nuvarande korten ett varv till i nya serien. Känns "sneaky". Det gör det också lätt att tro att även 390 även till stora delar gammal teknik fast med större krets och med nya minnet "påmoddat" på enklaste vis.

Detta är ju baserat på rykten iof, men jag har lätt att tro att dom stämmer...