AMD Altair med K8L-arkitektur

"Vi ser också stöd för Hypertransport 3.0-protokollet vilket gör att bandbredden mellan styrkrets och processor försvinner helt."
Ökar? Tack för infon annars! keep it up!

Reagerade också på detta - försvinner bandbredden blir det inte mycket att ha...

Tror grabben försöker säga att bandbreddsflaskhalsen försvinner "helt".

Det finns väl ingen flaskhals nu heller mellan nordbrygga och CPU. Men HT3.0 lär säkert snabba upp kommunikationen mellan de olika processorkärnorna.

Jag blir mer och mer övertygad att K8L kommer att bli snabbare (per klock) än conroe och kentsfield.

Jo, men det roliga är att Intel kommer att lansera en "die shrink" av kentsfield samtidigt som AMD släpper "K8L".
Det är sagt att dessa prollar kommer använda Bearlakechipsetet med 1333 FSB, ha totalt 12 MB cache istället för 8, fortfarande uppdelat som kenstfield med 2x6 MB ist. för 2x4 MB, och ligga på hastigheter uppåt 3.70 GHz för den värsta, + SSE4 förstås....

Så jag tror inte att AMD kommer få det lätt... Tyvärr, jag hade gärna sett dem sporra varann lite mer.

låter bara bra. men stödjer opteron rev. f dena teknik eller blir den exklusiv för am2+ och am2 med nytt bios?

va gott det värkar. kanske amd är på väg in i matchen ändå.

Har du ont?

Sorry kunde inte låta bli.

hehe gick rakt in i den så att säga

I dagsläget för AMD finns ingen flaskhals mellan nordbrygga och CPU eftersom AMD saknar nordbrygga i dess rätta bemärkelsen.

Nordbryggan är minneskontrollern, och den är inbyggd i AMDs processorer (med K8-arkitekturen).

oj vad min conroe känns gammal snabbt

Kanske dagen hypertransportlänk skulle få lite jobbigt om man hade 4 kärnor? Eller används den inte ens till hälften när den används som mest? Tror AMD garderar sig lite med att uppgradera nu när de ska sätta fyra kärnor där.
Det är just det som är problemet med intel, de är väl fast lite med bandbredden till processorn (och de har väl inte fått in minneskontrollern i kärnan ännu) när det är så många kärnor?

Kommunikationen mellan sydbrygga och PCI-E-styrenheten ökar väl inte mycket bara för att man har fler kärnor? Den ökade kommunikationen kommer ju ske internt. Dock är högre HT-hastighet bra när man ska ha flera socklar med bland annat stödprocessorer.

De har olika arkitektur.

Det kan bero på att cache egentligen bara är dyrt, att använda så lite cache som möjligt är därför alltid en fördel. Ibland krävs det dock för att öka prestandan.

Jag tror det beror på AMDs inbyggda minneskontroller som medgör mycket högre minnesbandbredder. Intel kör ju fortfarande med extern minneskontroller i form av en nordbrygga, och därför tjänar de nog mer på att ha större cacheminne som är bra mycket snabbare snabbare än ramminnet.

Okej. Hmm Det här låter heltokigt! Tänk att ha en sådan processor!

Låter som den där kommer att bli väldigt varm med så mycket cache (SRAM tar ju upp lite transistorer om man säger så - iofs har ju AMD kommit på en teknik där man kan använda färre transistorer per bit), hög klockfrekvens och fyra kärnor. Nåja, jag antar att den är tänkt som serverprocessor.

Å andra sidan så ger inte cache mycket värmeutveckling. Dessutom ökar det nedkylningsytan. Tror inte den lilla cachen kommer påverka något. Allra helst eftersom det är en die-shrink med.

Från nyheten:

<b>Altair skall erbjuda optimerad ”Branch Prediction” vilket är ett instruktionsflöde på en processor för att samla upp datamängder för att beräkna dem. Processorkärnan skall också ha ”Out-of-order load execution” vilket lagrar beräknad data i cachen om den behöver räkna om detta.</b>

Hmm... Är det bara jag som inte får ihop dessa båda förklaringar?

"Branch prediction" är när processorn försöker förutsäga hur hopp-instruktioner (JUMP, BRANCH) kommer att bete sig för att snabbare kunna börja hämta instruktioner från den nya adressen.

"Out-of-order load execution" är vad det låter som. Load-instruktioner kan flyttas om i pipelinen och måste alltså inte nödvändigtvis exekveras i den ordningen de står i från början. Att kunna exekvera load-instruktioner out-of-order gör att processorns resurser kan utnyttjas mer effektivt.

Var i hela friden har ni fått era förklaringar på dessa begrepp från?

tror den samlar data och ser ett mönster som gör att den kan förutsäga
nästa hopp instruktion tror intel kör något liknande
låter det vetigt eller är jag ute o cycklar tottalt nu?

Nej, det är korrekt. Processorer brukar ha branch prediction tables och implementera algoritmer för att med hjälp av data från tidigare hopp göra kvalificerade gissningar när nya hopp dyker upp.