Intel visar kiselplattor på 10 nanometer under IDF 2014 i september

har han inte Intels CEO skippat den där hippedi hopp mössan ännu :/

Undrar varför man inte tagit bort kommentarerna kring storlek och latens på CPU-cachen i Skylake på Wikipedia. En större cache betyder högre latens, högre associativitet betyder högre latens, så vad är sannolikheten att Skylake får dubbelt så stor L1/L2 cache, med dubbel associativitet OCH med halverad latens???

Känns som något gissade att det borde komma en förändring (vilket inte alls är osannolikt) men den/de personerna gjorde en gissning utan att riktigt förstå sambanden i HW-design.

Frågan är vad som är rimligt här, gissar själv på dubblerad L1-cache med samma 4 cykel latens som idag alt. dubblerad L2-cache med ungefär den latens man har idag (11-12 cykler). Inget som kommer göra någon större skillnad i prestanda, men större cache med bibehållen latens (3 cyklers latens är inte rimligt om man ska nå >3GHz och 11-12 cykler är redan hälften av vad ARM och AMD har så den lär Intel knappast kunna förbättra mer) kommer i alla fall ge något bättre prestanda.

Övriga nya feature var inte heller jätteupphetsande. ADX extensionen (kommer i Brodwell) kan ge en hel del i big-num implementationer, t.ex. de som finns i Java, Python och finns som bibliotek till C/C++. Bra för asymmetriska krypton men inget som är kritiskt för de man typiskt gör på sin dator.

Skylake får MPX (Memory Protection eXtensions), kan vara intressant i lite bredare områden då det möjligen kan användas för att via HW garantera att man inte skriver utanför allokerat minne. Kan ge en del boost till språk som garanterar detta idag, men måste säkerställa den garanti via programvara (de flesta nyare språk som Java, C#, Python, Go, Swift etc).