AMD förklarar fyra kretsar hos Ryzen Threadripper

Permalänk
Medlem

Lägst latenser får man nog om man håller sig till ett CCX-kluster för uppgiften och köra NUMA. Alltså har jag svårt att se något som skulle hålla sig till det i verkligheten Användaren måste ställa in NUMA själv, och latenser när man kör över flera kretsar bör likna de som man får när man kör mellan olika CCX-kluster på samma krets. Sen ska ju grejerna få plats i cache också helst. Räcker inte att hålla sig till en specifik krets när det kostar att gå mellan CCX-klustrena och de inte delar L3.

Permalänk
Datavetare

@Petterk: du har helt rätt om bandbredden, missade det finstilta och tänkte inte ens på det då AMD flera gånger påpekat att DDR-2666 är den maximala hastighet de officiellt stödjer.

För Threadripper har man räknat med DDR4 3200 MT/s minnen, det blir ju exakt 102 GB/s
(3200 MT/s / 2 MT/cykel * 256 bitar / 8 bytes/bit * 2 IF-länkar = 102 GB/s).

Vidare visade det sig att AMDs PR-avdelning har åter igen tagit fram sin "kreativa" sida. Infinity Fabric är ingen elektrisk specifikation, det är ett protokoll som likt internet-protokollet kan transporteras över en rad olika länktyper.

Mellan CCXer har AMD specificerat bandbredden till ~43 GB/s för Ryzen (som då blir ~51 GB/s med DDR4-3200 minnen). Där transporteras IF via en crossbar-switch, så för TR med DDR4-3200 är då bandbredden 51 GB/s som kan fördelas hur som helst mellan läsning och skrivning (totalen kan aldrig överskrida kapaciteten bara).

Mellan Zeppelin kärnor transporteras IF via en full-duplex länk som är 128 bitar bred i varje riktning. D.v.s. det är INTE en 256-bitars buss med totalt 51 GB/s bandbredd, det är två 128-bitars länkar som är enkelriktade. Vad AMDs PR-avdelning gjort är ungefär som om någon tillverkare för nätverkskort skulle hävda att de minsann har 2 GBit/s NICs, är ju 1 Gbit/s per riktning (ingen använder en sådan definition...).

En IF-länk har då "bara" 25 GB/s bandbredd för läsning samt för skrivning (båda kan utföras samtidigt dock). För att kunna läsa (eller skriva) mot avlägset RAM i full kapacitet (som för DDR4-3200 är ~50 GB/s) behövs alltså två parallella IF-länkar.

För Epyc ser man detta i att bandbredden mot avlägset RAM är rätt exakt hälften av bandbredd hos lokalt RAM, det när man testar läs alt. skrivprestanda separat. Här har då TR en fördel över Epyc då två (inte tre som jag skrev innan) IF-länkar mellan kretsarna gör att bandbredden mot avlägset RAM borde vara samma som bandbredden för lokalt RAM. Latens förbättras dock inte av flera IF-länkar, så är fortfarande 50-100 % högre latens mot avlägset RAM.

Skissen för en hypotetisk fyra-kretsars TR blir då

+-----------+ +---------+ +---------+ | | | | | | | 2-CH DDR4 |====| CPU |---| CPU | | | | | | | +-----------+ +---------+ +---------+ | | | | | | +---------+ +---------+ +-----------+ | | | | | | | CPU |---| CPU |====| 2-CH DDR4 | | | | | | | +---------+ +---------+ +-----------+

Notera att nu spelar nu roll vilka kretsar som har RAM lokalt. De två kretsarna som inte har lokalt RAM har ett hopp till allt avlägset RAM, de kretsar som har lokalt RAM har två hopp till avlägset RAM.

Ändrar man så de två övre kretsarna får lokalt RAM blir det nog i praktiken värre. Då har de kretsarna utan lokalt RAM ett hopp till halva RAM och två hopp till andra halvan, de med lokalt RAM har ett hopp till avlägset RAM. En väldigt asymmetrisk design, all asymmetri gör det väldigt svårt att skriva programvara som presterar väl och ännu svårare att få programvaran att uppför sig konsekvent.

Visa signatur

Care About Your Craft: Why spend your life developing software unless you care about doing it well? - The Pragmatic Programmer

Permalänk
Medlem
Skrivet av Yoshman:

@Petterk: du har helt rätt om bandbredden, missade det finstilta och tänkte inte ens på det då AMD flera gånger påpekat att DDR-2666 är den maximala hastighet de officiellt stödjer.

För Threadripper har man räknat med DDR4 3200 MT/s minnen, det blir ju exakt 102 GB/s
(3200 MT/s / 2 MT/cykel * 256 bitar / 8 bytes/bit * 2 IF-länkar = 102 GB/s).

Vidare visade det sig att AMDs PR-avdelning har åter igen tagit fram sin "kreativa" sida. Infinity Fabric är ingen elektrisk specifikation, det är ett protokoll som likt internet-protokollet kan transporteras över en rad olika länktyper.

Mellan CCXer har AMD specificerat bandbredden till ~43 GB/s för Ryzen (som då blir ~51 GB/s med DDR4-3200 minnen). Där transporteras IF via en crossbar-switch, så för TR med DDR4-3200 är då bandbredden 51 GB/s som kan fördelas hur som helst mellan läsning och skrivning (totalen kan aldrig överskrida kapaciteten bara).

Mellan Zeppelin kärnor transporteras IF via en full-duplex länk som är 128 bitar bred i varje riktning. D.v.s. det är INTE en 256-bitars buss med totalt 51 GB/s bandbredd, det är två 128-bitars länkar som är enkelriktade. Vad AMDs PR-avdelning gjort är ungefär som om någon tillverkare för nätverkskort skulle hävda att de minsann har 2 GBit/s NICs, är ju 1 Gbit/s per riktning (ingen använder en sådan definition...).

En IF-länk har då "bara" 25 GB/s bandbredd för läsning samt för skrivning (båda kan utföras samtidigt dock). För att kunna läsa (eller skriva) mot avlägset RAM i full kapacitet (som för DDR4-3200 är ~50 GB/s) behövs alltså två parallella IF-länkar.

För Epyc ser man detta i att bandbredden mot avlägset RAM är rätt exakt hälften av bandbredd hos lokalt RAM, det när man testar läs alt. skrivprestanda separat. Här har då TR en fördel över Epyc då två (inte tre som jag skrev innan) IF-länkar mellan kretsarna gör att bandbredden mot avlägset RAM borde vara samma som bandbredden för lokalt RAM. Latens förbättras dock inte av flera IF-länkar, så är fortfarande 50-100 % högre latens mot avlägset RAM.

Skissen för en hypotetisk fyra-kretsars TR blir då

+-----------+ +---------+ +---------+ | | | | | | | 2-CH DDR4 |====| CPU |---| CPU | | | | | | | +-----------+ +---------+ +---------+ | | | | | | +---------+ +---------+ +-----------+ | | | | | | | CPU |---| CPU |====| 2-CH DDR4 | | | | | | | +---------+ +---------+ +-----------+

Notera att nu spelar nu roll vilka kretsar som har RAM lokalt. De två kretsarna som inte har lokalt RAM har ett hopp till allt avlägset RAM, de kretsar som har lokalt RAM har två hopp till avlägset RAM.

Ändrar man så de två övre kretsarna får lokalt RAM blir det nog i praktiken värre. Då har de kretsarna utan lokalt RAM ett hopp till halva RAM och två hopp till andra halvan, de med lokalt RAM har ett hopp till avlägset RAM. En väldigt asymmetrisk design, all asymmetri gör det väldigt svårt att skriva programvara som presterar väl och ännu svårare att få programvaran att uppför sig konsekvent.

De siffror jag sett från genomgångar på tekniksiter redovisar samma bandbredd till DRAM i kretsen som mellan kretsar på samma processor. Latenser har jag bara sett testats mellan kärnor och olika Numa-noder, och då varierar latenserna mellan ca 80 och 250 ns på ett 2P-system, och där har du i vissa fall två hopp.

Permalänk
Datavetare
Skrivet av Petterk:

De siffror jag sett från genomgångar på tekniksiter redovisar samma bandbredd till DRAM i kretsen som mellan kretsar på samma processor. Latenser har jag bara sett testats mellan kärnor och olika Numa-noder, och då varierar latenserna mellan ca 80 och 250 ns på ett 2P-system, och där har du i vissa fall två hopp.

https://images.anandtech.com/doci/11551/epyc_tech_day_first_session_for_press_and_analysts_06_19_2017-page-072_575px.jpg
https://images.anandtech.com/doci/11551/epyc_tech_day_first_session_for_press_and_analysts_06_19_2017-page-073_575px.jpg
https://images.anandtech.com/doci/11551/epyc_tech_day_first_session_for_press_and_analysts_06_19_2017-page-077_575px.jpg

Japp, 2P Epyc har två hopp i vissa lägen. Det syns mycket väl i denna tabell, de blåa fälten är de fall där inter-socket kommunikation har ett hopp och de vita är med två. Gula fälten är CCX till CCX latens.

Dessa siffror visar att latens för interconnect har samma problem som latens för RAM, den är samma från år till år. En av mina arbetsstationer är en dual-socket Sandy Bridge, latens mellan sockets är i stort sätt samma där som Epyc/TH har mellan CPU-kretsar. Vilket i sin tur är väldigt lika som 2P Skylake SP har mellan sockets

Dold text

Edit: kolla första bilden du postar, är precis det jag menar är AMD-PR BS. "42 GB/s bi-dir BW per link" kan rimligen inte tolkas på något annat sätt än att man har 42 GB/s i båda riktningarna. Men i verkligheten är aggregerad bandbredd för läs/skriv 42 GB/s, det är 21 GB/s per riktning!

Inte säger man "20 Gbit/s bi-dir BW per link" om ett 10 Gbit/s NIC, det är 10 Gbit/s kapacitet i full duplex (så går att samtidigt läsa och skriva 10 Gbit/s per riktning).

Är endast för IF-länken mellan CCX där aggregerad bandbredd kan fullt ut användas i valfri kombination för läsning/skrivning.

Visa signatur

Care About Your Craft: Why spend your life developing software unless you care about doing it well? - The Pragmatic Programmer

Permalänk
Medlem

@Yoshman

Med ett 1P-system, borde man inte få ett resultat med samma testmetod på ~80-140 ns? Med minnet till bara två kretsar då hamna på 140 ns dubbelt så ofta? Detta är ju med NUMA, så hur farligt det skulle vara med UMA vet jag inte, men det skulle ju kunna jämna ut latenserna. TR ska ändå inte köra NUMA som standard.

På en server förstår jag att man inte skulle vilja ha 2 av 4 NUMA-zoner som är konstant slöare (har högre latenser) men med TR kanske det hade funkat, hade ju bara varit att köra ett game-mode som stänger av kretsarna utan eget minne i de fallen man vill ha NUMA och lägre latenser. Fast samtidigt så behöver kanske inte speltokar 32-kärnor De som behöver 32 kärnor per sockel har ju sin plattform. Kompromissen skulle nog hur som helst ge extra prestanda och en TR som finns i verkligheten i ett Epyc-moderkort som skulle anpassats (hypotetiskt sådant) för båda skulle ju inte förlora någon prestanda alls. Det man skulle förlora på sådana moderkort hade varit PCIe-banor främst. Minnen skulle man alltid kunna byta plats på beroende på vilken processor som används. Sen hade man alltid kunnat släppa en 4-kretsars Epyc som Threadripper om man hade en sådan plattform, alltså med moderkort kompatibla med båda och utan 4 kretsars TR med bara 4 minneskanaler så kanske inte saken man bör ta upp direkt ska vara NUMA, det jag pratade om hade inte introducerat några problem gällande minnet.

Permalänk
Medlem
Skrivet av Yoshman:

...
Är endast för IF-länken mellan CCX där aggregerad bandbredd kan fullt ut användas i valfri kombination för läsning/skrivning.

Är vad jag misstänker från denna diskussionen också, men det är ju något som drabbar en så fort man går utanför crossbaren vilket som. Det bör inte vara någon katastrof i sig, sen får vi väl se hur nästa generation IF ser ut med uppdaterade processorer också, men det lär väl dröja 2-3 år innan det händer. Är väl först då man kan se hur skillnaden i bandbredd på länkarna kan påverka prestanda.

Permalänk
Skrivet av Petterk:

Ryzen 3 och 7 har samma minneskontroller då det är samma kisel (som har 8 kärnor 16 trådar när allt fungerar och allt är aktiverat av AMD) som används i båda och är inte en halv Ryzen 7, minneskontrollern sitter inte i processorkärnorna utan är en egen del av systemkretsen. TR4-moderkort är inte anpassade för en processor med 4 aktiverade kretsar, men Threadripper är fortfarande en processor med samma sockel som SP3/Epyc och man skulle förmodligen kunna producera moderkort som kan köra båda så användarna skulle kunna välja mellan kärnor och frekvens.

Så du menar att en TR processor i ett epyc moderkort skulle alltså ha fler minneskanaler? Är fortfarande extremt skeptisk till att det skulle vara så simpelt. Det är fortfarande större skillnad mellan epyc o TR än bara core count, minneskanaler och PCIe lanes, och om de inte vore fallet, så skulle man ju bara kasta in TR CPUer i epyc brädor och få mycket mer. Vi får se, men jag tvivlar på att de faktiskt kör på samma minneskontroller samt PCIe uppsättning, jag tror definitivt att Epyc och TR kommer från samma produktionslinje, absolut. Men det är större skillnad mellan de än de är mellan t.ex. Ryzen 5 o 7, Rent tekniskt sätt, tror jag att det skulle gå att låsa upp en R5 till en R7 ifall deras binningprocess blev sämre än deras yield och AMD stänger bort kärnor istället för att de faktiskt inte har klarat sig genom binning. Skulle vara spännande att se ifall man kunde få en 7-core Ryzen 5, men oavsett så tror jag inte det skulle gå att göra med TR4 om inte moderkorten stödjer fler än 16 kärnor.

Visa signatur

PC #1 CPU: R5 1600 @3.8 Motherboard: B350-A PRIME GPU: EVGA 1080 Ti
PC #2 CPU: i7 3770K @4.2 Motherboard: P8P67 GPU: AMD R9 290X

Permalänk
Medlem
Skrivet av Bloodstainer:

Så du menar att en TR processor i ett epyc moderkort skulle alltså ha fler minneskanaler? Är fortfarande extremt skeptisk till att det skulle vara så simpelt. Det är fortfarande större skillnad mellan epyc o TR än bara core count, minneskanaler och PCIe lanes, och om de inte vore fallet, så skulle man ju bara kasta in TR CPUer i epyc brädor och få mycket mer. Vi får se, men jag tvivlar på att de faktiskt kör på samma minneskontroller samt PCIe uppsättning, jag tror definitivt att Epyc och TR kommer från samma produktionslinje, absolut. Men det är större skillnad mellan de än de är mellan t.ex. Ryzen 5 o 7, Rent tekniskt sätt, tror jag att det skulle gå att låsa upp en R5 till en R7 ifall deras binningprocess blev sämre än deras yield och AMD stänger bort kärnor istället för att de faktiskt inte har klarat sig genom binning. Skulle vara spännande att se ifall man kunde få en 7-core Ryzen 5, men oavsett så tror jag inte det skulle gå att göra med TR4 om inte moderkorten stödjer fler än 16 kärnor.

Har en KBL-X i LGA2066/X299 fler minneskanaler än KBL i LGA1151?

Permalänk
Skrivet av Petterk:

Har en KBL-X i LGA2066/X299 fler minneskanaler än KBL i LGA1151?

Nej, och det är exakt det jag menar. Men det innebär inte att du kan kasta in ett KBL 1151 chip på en x299 bräda bara för att ett liknande chip KBL-X fungerar där. Och dessutom är KBL-x en ganska kass produkt, jämförelsen är helt okej, men det jag säger att just de att skillnaden mellan TR o Epyc är större än så.

Visa signatur

PC #1 CPU: R5 1600 @3.8 Motherboard: B350-A PRIME GPU: EVGA 1080 Ti
PC #2 CPU: i7 3770K @4.2 Motherboard: P8P67 GPU: AMD R9 290X

Permalänk
Medlem
Skrivet av Bloodstainer:

Nej, och det är exakt det jag menar. Men det innebär inte att du kan kasta in ett KBL 1151 chip på en x299 bräda bara för att ett liknande chip KBL-X fungerar där. Och dessutom är KBL-x en ganska kass produkt, jämförelsen är helt okej, men det jag säger att just de att skillnaden mellan TR o Epyc är större än så.

KBL-X är samma kisel som KBL.

Permalänk
Skrivet av Petterk:

KBL-X är samma kisel som KBL.

Ja, och det jag försöker säga är att de är mer än bara kisel i en processor. Det är samma kisel i AMD's Ryzen "Zen" processorer också, betyder inte att de alla Zen processorer har massa egenskaper eller features.

Visa signatur

PC #1 CPU: R5 1600 @3.8 Motherboard: B350-A PRIME GPU: EVGA 1080 Ti
PC #2 CPU: i7 3770K @4.2 Motherboard: P8P67 GPU: AMD R9 290X

Permalänk
Medlem

@Yoshman

Ser man på minnesbandbredden tagen från samma servethehome-artikel som vi tidigare tagit siffror från så verkar inte Epycs die-to-die-länkar vara några egentliga problem, men trotts att bandbredden die-to-die över sockel-till-sockel bör vara ~89 % så ser vi ju ett drastiskt fall där. Tvivlar på att man har nytta av två IF-länkar på TR för övrigt. Ser verkligen benchmarks annorlunda ut där jämfört med Epyc? Länkarna skulle ju behöva fungera aggregerat som om det vore en länk, och då hade du fått en två nods NUMA där bandbredden är runt 36GB/s mellan de båda noderna? Gissar nog på att du får en halvering av bandbredden även där.

Permalänk
Medlem
Skrivet av Bloodstainer:

Ja, och det jag försöker säga är att de är mer än bara kisel i en processor. Det är samma kisel i AMD's Ryzen "Zen" processorer också, betyder inte att de alla Zen processorer har massa egenskaper eller features.

Nu förstår du nog inte, med samma kisel så menar jag samma design där kretsarna t.o.m. kan komma från samma wafer. Kaby Lake X är Kaby Lake S. Samma design på kiseln. GPUn finns fortfarande kvar i Kaby Lake X, den är bara inaktiverad efter tillverkningen av själva kiselkretsen och har ingen möjlighet att användas i LGA2066.

Permalänk
Datavetare
Skrivet av Petterk:

@Yoshman

Ser man på minnesbandbredden tagen från samma servethehome-artikel som vi tidigare tagit siffror från så verkar inte Epycs die-to-die-länkar vara några egentliga problem, men trotts att bandbredden die-to-die över sockel-till-sockel bör vara ~89 % så ser vi ju ett drastiskt fall där. Tvivlar på att man har nytta av två IF-länkar på TR för övrigt. Ser verkligen benchmarks annorlunda ut där jämfört med Epyc? Länkarna skulle ju behöva fungera aggregerat som om det vore en länk, och då hade du fått en två nods NUMA där bandbredden är runt 36GB/s mellan de båda noderna? Gissar nog på att du får en halvering av bandbredden även där.

https://www.servethehome.com/wp-content/uploads/2017/07/AMD-EPYC-Infinity-Fabric-DDR4-2666-Bandwidth-in-MBps-package-mapping.jpg

Ser man inte väldigt bra i den bilden vilken fördel TR har (i teorin i alla fall)?

Epyc har en IF-länk till varje chunk avlägset RAM. Inom en Zeppelin-kärna får man en bandbredd mot RAM på ~36 GB/s medan det är ca hälften, 19 GB/s, mot RAM som sitter bakom en die-to-die IF-länk. TR har två länkar till "den andra kretsen", så i teorin borde TR då kunna nå samma bandbredd mot avlägset RAM som lokalt RAM.

Du har helt rätt att det är något lurigt när man går socket-to-socket, det borde i teorin vara en bandbredd på ~80 % av die-to-die bandbredden men i praktiken får man mindre än hälften av detta. Ett möjligt problem för Epyc, ett icke-problem för TR då den är single-socket.

Visa signatur

Care About Your Craft: Why spend your life developing software unless you care about doing it well? - The Pragmatic Programmer

Permalänk
Skrivet av Petterk:

Nu förstår du nog inte, med samma kisel så menar jag samma design där kretsarna t.o.m. kan komma från samma wafer. Kaby Lake X är Kaby Lake S. Samma design på kiseln. GPUn finns fortfarande kvar i Kaby Lake X, den är bara inaktiverad efter tillverkningen av själva kiselkretsen och har ingen möjlighet att användas i LGA2066.

Ja, och hur är det relevant? Bara för att KBLX och KBLS är samma kisel, innebär inte att "lga 2066 + 8core CPU = true" = "lga 1151 + 8 core = true".

Det är den jämförelsen jag ser när folk säger att TR4 kommer få fler kärnor, självklart finns det en parallel mellan TR4 och Epyc som går att jämföra med KBL-X och KBL-s men den jämförelsen går uppåt, inte nedåt, bara för att KBL-x finns på 2066 och den plattformen har massa saker, innebär inte att KBL-S skulle kunna få de sakerna, särskilt inte eftersom precis som du själv påpekat så har inte KBL-S fler PCIe banor, fler minneskanaler osv. Jag förstår inte vad det är du försöker argumentera, det låter som att vi säger samma sak.

Visa signatur

PC #1 CPU: R5 1600 @3.8 Motherboard: B350-A PRIME GPU: EVGA 1080 Ti
PC #2 CPU: i7 3770K @4.2 Motherboard: P8P67 GPU: AMD R9 290X

Permalänk
Medlem
Skrivet av Bloodstainer:

Ja, och hur är det relevant? Bara för att KBLX och KBLS är samma kisel, innebär inte att "lga 2066 + 8core CPU = true" = "lga 1151 + 8 core = true".

Det är den jämförelsen jag ser när folk säger att TR4 kommer få fler kärnor, självklart finns det en parallel mellan TR4 och Epyc som går att jämföra med KBL-X och KBL-s men den jämförelsen går uppåt, inte nedåt, bara för att KBL-x finns på 2066 och den plattformen har massa saker, innebär inte att KBL-S skulle kunna få de sakerna, särskilt inte eftersom precis som du själv påpekat så har inte KBL-S fler PCIe banor, fler minneskanaler osv. Jag förstår inte vad det är du försöker argumentera, det låter som att vi säger samma sak.

Har du följt diskussionen? Jag har inte argumenterat för TR med fyra kretsar, utan mest pratat om om att man skulle kunna göra moderkort som kör både TR och Epyc-processorer och få en kompromiss som liknar den på LGA2066. Många har pratat om det omvända såklart, och det går såklart att köra en Epyc-processor med bara fyra minneskanaler (inte i TR-moderkort däremot) om man vill det, men TR kör annat substrat/förpackning som kretsarna sitter på där bara två kretsar kan prata med varann hur som helst. TR med fyra fungerande kretsar på ett moderkort med fyra minneskanaler skulle ju ungefär bli som att försöka göra en SKL-X för LGA1151, det kanske skulle vara möjligt med vissa begränsningar, men det finns anledning att det var den mindre varianten som flyttade till den större sockeln.

Samtidigt är det här lite som om Intel inte bara hade flyttat ner SKL-X till en mainstreamplattform, men behållit den fysiska LGA2066-sockeln och skurit bort två minneskanaler samt ett gäng PCIe-banor. Samt behållit en full LGA2066-plattform, där du även har SKL-SP. Det är lite det som AMD gjort med TR4.

Permalänk
Skrivet av Petterk:

Har du följt diskussionen? Jag har inte argumenterat för TR med fyra kretsar, utan mest pratat om om att man skulle kunna göra moderkort som kör både TR och Epyc-processorer och få en kompromiss som liknar den på LGA2066. Många har pratat om det omvända såklart, och det går såklart att köra en Epyc-processor med bara fyra minneskanaler (inte i TR-moderkort däremot) om man vill det, men TR kör annat substrat/förpackning som kretsarna sitter på där bara två kretsar kan prata med varann hur som helst. TR med fyra fungerande kretsar på ett moderkort med fyra minneskanaler skulle ju ungefär bli som att försöka göra en SKL-X för LGA1151, det kanske skulle vara möjligt med vissa begränsningar, men det finns anledning att det var den mindre varianten som flyttade till den större sockeln.

Nej jag talade endast om att TR antagligen inte komma få 4 kretsar. Inget mer, har inte följt diskussionen men fortsätter bli indragen i den Men jag tycker att väldigt många verkar tro att Epyc och TR4 redan är kompatibla och endast avaktiverade i produktionen, och därav kan man göra någon hotfix för att ändra de. Och jag tror inte att det kommer gå, sen ifall de kommer komma moderkort för båda socklar, eventuellt, men återigen, jag ser det som en kompromiss, precis som KBLX. Och ser inte mening med det heller.

Visa signatur

PC #1 CPU: R5 1600 @3.8 Motherboard: B350-A PRIME GPU: EVGA 1080 Ti
PC #2 CPU: i7 3770K @4.2 Motherboard: P8P67 GPU: AMD R9 290X

Permalänk

Går det inte bara att delida den, plugga in den använda en värmekamera och se om 2 av dem är döda?

Visa signatur

AMD Ryzen 9 5900X /Radeon RX 6950XT / Gigabyte X570 AORUS ULTRA / 32gb Corsair Vengeance RGB PRO DDR4 3600MHz /, EVGA Supernova G2 850W PSU/ Lian-li O11 Dynamic /M.2 Samsung 950pro,WD BLACK SN750 /EKWB Watercooling 240+120mm radiator /Corsair Hydro X Series XC7 RGB / Corsair K70 RGB / Phillips 27" G-sync + 2st 27" AOC .

Permalänk
Skrivet av Yoshman:

Finns ett betydligt större problem: varje Zeppelin-krets har totalt tre st Inifinty Fabric länkar. I Epyc är varje krets kopplad till de andra tre kretsarna via IF.

I Threadripper är alla tre IF-länkar kopplade till den andra kretsen, finns därför inget sätt att överhuvudtaget koppla in de extra kretsarna i dagens Threadripper-modeller. Är detta AMD menar när de säger att de två extra kretsarna "has no path to operation".

Om man nu gjorde en hypotetisk TR-CPU där kretsarna är kopplade som i Epyc stöter man på nästa problem, dagens TR-moderkort har "bara" 2x dual-channel DDR4. Varje Zeppelin-krets har en egen minneskontroller med 2 kanaler -> finns inte tillräckligt med minneskanaler på moderkorten för en fyra kretsars TR.

Nästa steg finns redan, d.v.s. där moderkortet har stöd för 4x dual-channel DDR4. Det är Epyc.

Vd innebär de extra IF kopplingarna mellan t.ex two-chip TR vs Ryzen 7? Och hur många sitter Ryzen på?

Visa signatur

PC #1 CPU: R5 1600 @3.8 Motherboard: B350-A PRIME GPU: EVGA 1080 Ti
PC #2 CPU: i7 3770K @4.2 Motherboard: P8P67 GPU: AMD R9 290X

Permalänk
Datavetare
Skrivet av Bloodstainer:

Vd innebär de extra IF kopplingarna mellan t.ex two-chip TR vs Ryzen 7? Och hur många sitter Ryzen på?

Ryzen har noll externa IF-länkar, det är ju en monolitisk krets.

Det finns en intern IF-länk mellan CCX:er, men den fungerar på ett lite annorlunda sätt jämfört med IF-länkarna som sitter mellan kretsar i TR.

Visa signatur

Care About Your Craft: Why spend your life developing software unless you care about doing it well? - The Pragmatic Programmer

Permalänk
Medlem
Skrivet av Returtony:

Går det inte bara att delida den, plugga in den använda en värmekamera och se om 2 av dem är döda?

Onödigt, hur moderkorten för Threadripper/TR4 är byggda så kan bara ett par specifika kretsar användas eftersom minnena måste gå till dessa. För att sånt AMD presenterade för flera månader sedan ska stämma så måste förpackningen/substratet som utgör processorn och kretsarna sitter på vara annorlunda på Threadripper mot Epyc, även om det är samma fysiska sockel de är kompatibla med. Så två olika LGA4094-processorer för två olika moderkort, även om det är baserat på SP3/Epycs-plattform från början.

Permalänk
Medlem

Kan ju vara så att dom använder samma grund på Epyc vs threadripper. Defekta moduler blir dom lägre klasserna (billigare än slänga). Annars blir det bara dyr merkostnad att slänga på extra kisel eller om det bara är ett skal för att hålla IHS som någon nämnde tidigare i tråden.

Visa signatur

Min spel rigg:FD Define R4|VX 550W|i5 2500K|Corsair LP 4GBX2|Mammabräda P67 Extreme4|GTX 670 windforce|23tum u2312hm
Min gamla/HTPC:AMD 6000+|Ram 2GbX2|Radeon HD5770| XFX 450/nu XFX 550
Mitt bygge: ByggloggFri frakt INET:Fraktfritt sweclockers vid köp över 500kr

#Gilla inlägg som är bra & Använd citera/@"namn" vid snabbt svar