AMD visar produktplaner fram till 2020 och avslöjar APU med uppemot 300 W TDP

Det Intel lyckas så extremt bra med är att sedan Nehelem köra med en ring-buffer för att kommunicera mellan CPU-kärnor, L3-cache och GPU. En ring-buffer är en extremt enkel konstruktion -> få transistorer + Intel har lyckats använda en sådan struktur och ändå har man en load-to-use latens för L3 som matchar de flesta konkurrenters load-to-use latens i L2-cache!

I AMDs fall har man ända sedan K7 envisats med att köra en exklusiv cache, det ser bra på pappret med exklusiv cache då effektiv storlek blir summan eller nära summan av alla cache-nivåer. Problemet är att latensen typiskt blir mycket högre än en inklusive cache då det blir väldigt dyrt att reda ut om en viss adress är cachad på någon CPU-lokal cache vid miss i LLC (last level cache).

Intel har alltid kört med inklusive cache för de nivåer som är delade (L1/L2 är inte strikt inklusive (är "mostly inclusive") sedan Nehalem, men allt som finns i L1/L2 finns alltid i L3). Resultat är då att L3 enkelt kan fungera som en s.k. snoop filter, får man en miss i L3 så vet man att ingen kärna har cachat minnet, vid träff i L3 finns "hints" om vilka kärnor som möjligt kan ha data cachad (kan vara false-positives men inte false-negatives) vilket snabbare upp cache-koherens protokollet.

Tyvärr låter det väldigt mycket som Zen kommer fortsätta med exklusiv cache mellan L2/L3 då L2 verkar delas mellan 4 kärnor och därmed nog är relativt stor. Inklusive cache blir inte speciellt effektiv om det inte är relativt stor skillnad i storlek mellan nivåer (man kan i.o.f.s ha en gigantiskt L3, IBM har upp till 96MB L3 i POWER8 men det är inte billigt).

"Coherent Fabric" är komplicerat, men det är något man måste ta om man vill implementera HSA då HSA 1.0 kräver cache-koherens mellan CPU och GPU, ska bli intressant att se hur effektivt man lyckats göra detta. Idag är GPUer inte alls cache-koherenta, ofta inte ens med varandra än mindre med CPU-delen och man har designat på det sättet då det är enklare och skalar mer effektivt till stort antal GPU-kärnor. I vissa fall kan man som programmerare explicit gör något som garanterar koherens, men det är dyrt (går t.ex. att göra på Intel iGPU via L3/L4-cache).

Nej, källan till ryktet säger uttryckligen att L2 är dedikerad för varje kärna, endast L3 är delat i grupper om fyra.

Vad texten exakt säger är
"Varje Zen-modul ska innehålla fyra CPU-kärnor med dedikerat L2 cacheminne medan de fyra kärnorna i varje modul delar på en L3 cache"

Är inte uppenbart om "dedikerat L2" refererar till "Zen-modul" eller om man menar att varje av de fyra kärnorna har dedikerad L2. Wikipedia sidan för AMD Zen säger detta

Om L2 säger man detta
"each module contain 2MB exclusive l2 cache."

AMD sagt att Zen kommer bli en blandning av det som fungerat bra för Jaguar och det som fungerat bra för Bulldozer-serien. 2MB L2 låter väl mycket för att det skulle vara per CPU-kärna, men storleken är som allt annat en gissning i detta läge. Frågan är hur man valt att avgränsa en "modul" om inte via den högsta nivå cache som delas av kärnor inom modulen. Det är exakt den definition som AMD använder för Jaguar (en modul är 4 kärnor som alla delar L2) och Intel använder för Atom (en modul är 2 kärnor som delar L2). Även Bulldozer-serien definierar en "modul" på ett sätt där L2-cache delas mellan ingående exekveringsenheter.

Kan i.o.f.s. vara så att L3 delas mellan kärnorna i en modul, men i så fall måste det nästan finnas L4-cache mellan moduler och då börjar det låta lite dyrt...

Får ändå känslan att Wikipedia sidan blandat ihop AMD K12 och Zen samt vissa saker känns som taget från någonstans där solen inte skiner, å andra sidan finns inga definitiva fakta kring vare sig K12 eller Zen så allt är mer eller mindre gissningar.

Fast 2 MB L2 per modul säger inte så mycket då de lika gärna kan ha summerat varje enskild kärnas cache. Svårt att läsa in för mycket i ett så kortfattat rykte.

Nej, L2 delas förvisso, men det är inga som helst problem med det heller. L2 delas alldeles utmärkt på Core 2. Det är inte någon dum idé att dela det heller. Decoder delas, men det är väldigt svårt att göra en kraftig decoder, så när man har en ensam decoder som ska mata 2 kärnor så går det inte undan direkt, så även om kärnorna var för sig är ganska klent konstruerade så är det ofta decodern som är flaskhalsen. Det är löst med Excavator som har dubbla decoders, men Excavator kommer vi nog inte få se mycket av på stationära sidan.

Det kanske inte hade varit helt uppenbart att de menade dedikerad L2 per kärna om det inte vore att de skrev "medan", det indikerar att detta är i motsats till L3 som delas. Alltså, "Dedikerad L2, MEDAN L3 delas". Så det är ganska klart att det är per kärna, deras källa skriver det svart på vitt dessutom:
"Each of the Zen cores will have dedicated L2 and share L3 cache with three other cores, suggesing a four-core module design."
Jag bedömer det hela som trovärdigt. Angående trovärdighet så tror jag du ska glömma Wikipedia artikeln direkt. Det är någon lustigkurre som varit inne och skrivit där. En hel lista med ledtrådar till varför man ska dra öronen åt sig:

Re-introduce Single Edge Contact Cartridge (SECC) in some high end server model with pcie Slot.
All desktop/laptop model will be BGA and socket will be abandoned.
HyperTransport will be replaced by exclusive lane of PCIe 4.0 as default interconnection for processor
20 nm Bulk Silicon manufacturing process by Taiwanese Silicon Manufacture Company(TSMC)
An ARM instruction layer is added in the processor module for emulation purpose.
Each module contain 4 to 8 "in order" non superscalar Cluster core and a 2 way 64 KiB exclusive L1 instruction cache is shared by all cores and each module contain 2MB exclusive l2 cache.
each cluster core is capable of running 4 way simultaneous multithreading(8 way SMT on Opteron line).
8 Kb unified direct map write through L1 cache per cluster core with 16 byte cache line (inclusive).
52 integer stage pipeline and 75 floating point pipeline design.
up to 16 module per die and 4 way 64 MB L3 write through cache share by all module.
Each processor contain a 2048sp Hawaii GCN core with on chip 1T cell 2 GB HBM stack L4 Cache(full speed) and south bridge is now integrated, including SATA controller and PCIe controller. 8GB HBM will be featured on Opteron but soldered on PCB board with SECC package at half of processor speed and packed with 2 additional 4096sp Fuji core on board instead of just one hawaii gpu on consumer line.
6Ghz+ by default
Up to 800W TDP

Liksom allvarligt, det som inte är extremt otroligt, typ delad L1, 6GHz+, Inbyggd 2048SP Hawaii(Menas Tahiti?) för konsument och 4096SP "Fuji" för Opteron osv, är rent ut motsatt till det AMD själva säger, som t.ex. 800W TDP och 20nm där AMD sagt maximalt 95W TDP och 14nm. Wikipediaartikeln är helt enkelt absurd.

Det där ska du nog inte tro på en sekund. Det kanske var så att de försökte med "Reversed Hyperthreading" med Bulldozer, kan ju förklara dumheterna med delad decoder, de har ju i princip lyckats med FPU-delen också. Men nä, de försöker inte med sådant med Zen. Modul-konstruktionen har de övergett. Det blir alltså inte några moduler istället för kärnor. Däremot kommer de fortfarande bygga processorer enligt M-Space, men det är en helt annan sak, det är en modulär designfilosofi där de kan lägga till och ändra enskilda delar av processorn smidigt utan att behöva designa om helheten. Lite IKEA över det. Men det är fullkomligt orelaterat till modulerna i BD-arkitekturen på alla sätt bortsett från just ordet "modul". De skulle kanske kallat det för kluster för att inte förvirra.

Kanske skulle förklarat mig bättre. Tekniken lanserades offentligt för högst ett halvår sen och AMD var en av utvecklarna på hårdvarusidan. Tekniken lades ovanpå cpun, typ stackad. För det märkliga är att Zen har en kombinerad CMT och SMT design, sägs det. Jaja, vi får se sa den blinde.

Kaveri har rätt mycket bättre prestanda/watt än Llano.
EDIT: För att inte tala om förbättringarna som väntas från Carrizo.

Men shit, Nej! Blir ingen CMT alls i Zen. AMD har uttryckligen sagt detta. Och "reversed hyperthreading stackad ovanpå CPUn"? Om den lanserats offentligt borde du kunna dra fram en källa eller hur?

Tror detta kan bli något väldigt annorlunda än vad vi är vana med just nu. Deras HPC APU kan nog bli väldigt intressant. Jag är alltid intresserad i ny teknik. Denna kanske inte är något man själv köper, men vem vet? Den som lever får väl veta.