AMD förklarar fyra kretsar hos Ryzen Threadripper

Jag kan inte påstå att AMDs förklaring övertygade mej, och jag skulle inte bli förvånad om det t ex nästa år dyker upp en Threadripper med just 32 cores. Då får dessa rykten ny fart igen.

Jag ser minst en skärm för mycket ( igen ) av överjävlig övertrötthet, så jag ska inte sätta igång med någon vadslagning

Så vida inte processorerna skiljer sig elektriskt med annan pinout så bör de ju åtminstone i framtiden kunna producera moderkort som tar både Epyc och Threadripper. Det är ju samma sockel, så de flesta pinnarna måste vara samma. Mindre ändringar kan ske, men finns det ens någon anledning till att det inte bara är begränsat till UEFI? Tvivlar i alla fall på att sätta en Threadripper i SP3 eller en Epyc i TR4 skulle förstöra dem.

Threadripper 1900X? Den finns och är luftkyld, och 1800X har ju för den delen också turbo på 4 GHz. Menar du 32 kärnor så har du ju 1950X. Vad diskuterar du egentligen i ditt inlägg? Lite tydligare får du nog skriva.

1900X kanske inte kommer upp till 4GHz med 16 trådar som jobbar för fullt, men den bör väl pendla mellan 3,8 till 4 GHz vid sådan användning? Finns inte många genomgående test där, ser inte att man skulle behöva 4 kretsar för 4 GHz med åtta kärnor, det är ju bara att ställa in frekvensen på din 1900X manuellt om du vill ha det, eller dito med 1950X/1920X om du vill ha det med 16/12 kärnor. Eller bara köra en 1700X/1800X. Ser inte varför man skulle behöva sån värstingkylning om man siktar på 4 GHz för 8 kärnor, det gör väl ändå en del processorer med stockkylaren.

En Ryzen har turbo på 2 kärnor. Threadripper (två ryzen inuti) har turbo på 4 kärnor. Aktiverar man utfyllnadskretsarna likt en EPYC (4 Ryzen inuti) så får man möjlighet till turbo på 8 kärnor. Är det så vi ska tolka det?

Fast du tänker lite tvärt om här, jag pratade om hypotetiska moderkort som skulle stödja båda och då skulle alla minneskanaler kunna populeras. På TR4 (-moderkort) kommer inte I/O-pinnarna (som inte behövs) vara kopplade till något givetvis. En sådan lösning skulle dock likna Kaby Lake-X på LGA2066 även om den inte skulle vara lika begränsad.

När AMD går till 7 nm så ser vi nog DDR5 och ny sockel hur som helst. Osäker på att de ökar antalet kärnor när de tar klivet till "7" nm. De lär ju trotts allt fortsätta köra samma kisel i desktop och server, det är bara APUerna som är en annan design i dagsläget.

Numa får du förlita dig på med både Threadripper och Epyc samt till viss del även Ryzen, det är ju vad som används utanför CCX-klustrena i kiseln och mellan kiseln (MCM) och inget du riktigt kommer ifrån, och är väl att föredra om programvaran är Numa-aware.

För att kunna använda samma befintliga tillverknings- och paketeringsprocess som EPYC vilket sparar pengar.

Ja jag vet att NUMA används mellan klsutrena men varje chip ar sina två kanaler. Dom icke använda chipen har inga och får helt förlita sig på numa i ett teoretiskt fall där en 4 chip Epyc/Threadripper skulle köras i TR4 sockel.

Har svårt att se hur du ska tilldela tex en minneskanal per chip och varför skulle moderkortstillverkare släppa moderkort med 8 kanaler för att ge varje chip 2 kanaler som kanske fungerar med framtida Thredrippers?
Dom pinsen kanske redan används för Vcc och Gnd det vet vi inte.

Address och data banor är ju hårddragna så ser inte det som praktiskt att ha något som är kompatibelt med båda fallen.

Som sagt ägt flera AMD opteronsystem så vet hur numa fungerar. Threadripper plattformen är av allt att dömma inte byggd för att varje chip ska ha dedikerade kanaler utan bara 2st så 4st kommer nog inte prestera så där jättebra även om det kanske skulle kunna implementeras.

TR4 och SP3 är samma sockel, samma 4096 pinnar. Mekaniskt passar processorerna på båda. Threadripper har säkert en egen förpackning/eget substrat där två av kärnorna inte är kopplade till något redan där, och är alltså inte avaktiverade vid binning/testning. TR4-moderkort har i sin tur inget kopplat till hälften av minneskanalerna, men det går att köra en 32-kärnors Epyc med 4 minneskanaler också givetvis om de hade velat haft en kompromissad kompatibilitet.

Fast man behöver inte dela på minnesplatserna, se på LGA2066 och Kaby Lake-X, hälften av minnesplatserna kan inte användas, bara 16 PCIe-banor kan användas. Tvivlar på att de gjort elektriska ändringar, för det skulle kunna döda kretsarna om någon skulle förväxla processorerna åt och sätta en Threadripper i en server eller en Epyc i en workstation. Pinnarna är ju placerade som de är för att olika saker har olika krav och Threadripper har ju lägre behov av effektmatning än Epyc. Sen är det som sagt samma kärnor, så att dra nya linor för att mata med mer effekt fungerar inte, kiseln har ju bara kopplingpunkterna som finns för det. Jag har inte pratat om att aktivera några kärnor för övrigt.

På bilderna från der8auer, så ser man ju att alla kluster är bondade till substratet, men att det saknas flera "caps" på PCB'n. Känns som att det är sättet de gjort för HW låsning.

Någon borde lista ut vad de bortplockade är, och ersätta med nya. Skulle gissa på att man kan få liv i några fler kärnor på det sättet.

Skickades från m.sweclockers.com

Tack för bra redogörelse!

                   2-chip Threadripper
                   ===================

+-----------+    +---------+   +---------+    +-----------+
|           |    |         |---|         |    |           |
| 2-CH DDR4 |====|   CPU   |---|   CPU   |====| 2-CH DDR4 |
|           |    |         |---|         |    |           |
+-----------+    +---------+   +---------+    +-----------+




                   4-chip Threadripper
                   ===================

+-----------+    +---------+   +---------+
|           |    |         |   |         |
| 2-CH DDR4 |====|   CPU   |---|   CPU   |
|           |    |         |   |         |
+-----------+    +---------+   +---------+
                      |     \ /      |
                      |      X       |
                      |     / \      |
                 +---------+   +---------+    +-----------+
                 |         |   |         |    |           |
                 |   CPU   |---|   CPU   |====| 2-CH DDR4 |
                 |         |   |         |    |           |
                 +---------+   +---------+    +-----------+



                      Epyc
                      ====

+-----------+    +---------+   +---------+    +-----------+
|           |    |         |   |         |    |           |
| 2-CH DDR4 |====|   CPU   |---|   CPU   |====| 2-CH DDR4 |
|           |    |         |   |         |    |           |
+-----------+    +---------+   +---------+    +-----------+
                      |     \ /      |
                      |      X       |
                      |     / \      |
+-----------+    +---------+   +---------+    +-----------+
|           |    |         |   |         |    |           |
| 2-CH DDR4 |====|   CPU   |---|   CPU   |====| 2-CH DDR4 |
|           |    |         |   |         |    |           |
+-----------+    +---------+   +---------+    +-----------+

TR4-moderkorten matar såklart inte ström till mer än två kretsar heller, vilket är varför jag inte pratar om 32 kärnor i Threadripper/X399-plattformen. AMD har helt enkelt inte gjort någon Basin Falls-kompromiss. De har gjort två plattformar med samma komponenter istället.

pa1983s Socket 940-system kommer jag ihåg och är inget att prata om och det var ganska vanligt att entusiaster körde den plattformen, men att prata om minneskanaler och Numa är lite poänglöst. Det bör inte vara något som hindrar någon att köra en 32-kärnors Epyc med en minnessticka om de är allergisk mot prestanda. Det är inte någon RDRAM-parning vi talar om här. Processorerna kommer ju använda NUMA eller UMA för att hantera minneshämtningar från andra kretsar på processorförpackningen hur som helst, händer ju t.o.m. mellan CCX-kluster.

Bygger du ett moderkort som tar både Threadripper och Epyc alltså göra samma typ av kompromiss Intel gjorde så skulle du såklart använda Epyc när du behöver mer än 16 kärnor/två kretsar. Men att göra något utan kompromisser som att alla minneskanaler inte fungerar hade ju betytt att de behövt bygga processorer med fyra fungerande kretsar, och de kanske inte har Epycs med skadade CCX-kluster/kärnor för att det skulle vara någon vits med det, men samtidigt kostar en 16 kärnors Epyc inte mer än en 16 kärnors Threadripper. Dito vad det gäller 8 kärnors. Nu valde de att särskilja plattformarna åt däremot.

Hade du kunnat mata 4 kärnor med ström i TR4/X399 så hade minnesplatserna inte bytt plats som i din skiss för den delen, inte för att det spelar någon roll hur långt avstånd till minnet det skulle röra sig om två kretsar hade alltid behövt gå ut till en annan krets.

Edit: Vad det gäller bandbredd så skulle ju en Epyc med två populerade minneskontrollers fortfarande ha minst en Infinity Fabric-länk till kärnorna som har minnen anslutna, alltså en direkt anslutning om bara 42 GB/s åt båda hållen i så fall, det skulle ju fortfarande göra att två kretsar på processorn alltid har lite högre latency än de två andra. Vill man köra en sådan minneskonfiguration är det ju dock bara att köpa Epyc och bara populera 4 minneskanaler på två kärnor och inget man behöver TR4/X399 till. Nackdelen är inte direkt Numa eller UMA, det kör du ju iaf och allt ligger inte i minnet närmast utan kan ju vara utspritt och ändå behöva hoppa och ccNUMA hade du ju på olika midrange-system eller klustersystem innan de ens fick integrerade minneskontrollers där du definitivt fick ganska långt till minnet när du började köra många processorer. Går säkert att balansera en sådan lösning, men det är inget som behövs idag när man kan sätta allt minne lokalt. Edit igen: Bandbredden bör egentligen vara något problem, bandbredden kärna till DRAM är samma i kretsen som kärna till DRAM i annan krets i samma processor, och latenserna bör vara jämförbara, först när man går till en annan processor som bandbredden blir något lägre och latenserna kanske högre. Det är mer om den totala bandbredden inte skulle vara tillräcklig det kan bli lidande. Ett hopp är ju alltid bättre än två hopp i ett 2P-system också. Säkert någon som testar det hela på en Epyc så småning om vilket som.

Ritade skissen mest så för att det gjorde den mer symmetrisk, är ju ett hopp mellan alla kretsar i en single-socket Epyc-konfiguration så kvittar vilka två kretsar man ger lokalt RAM till. Resultatet hos en hypotetisk TR-CPU i dagens TR-moderkort blir alltid att två kretsar får lokalt RAM, två kommer sakna lokalt RAM. Alla kretsar har exakt ett hopp till all övrigt "avlägset" RAM.

Har Threadripper alla IF-länkar ihopkopplade så är väl en av Threadrippers fördel att den är starkare på Numa än Epyc, inte att den skulle slippa använda det Hur som helst det var inte en "upplåst" TR jag pratade om så problemet pa1983 tar upp skulle inte existera på ett moderkort som tar båda processorerna och det var det han försökte svara på.

Bör gå att testa det påståendet. Vet inte om det är byggt för att ens ge något med fler länkar på det sättet dock.

För övrigt, alltså ett moderkort för båda processorerna hade ju t.ex. kunnat köra Threadripper för att ge högre frekvenser och möjlighet till överklockning och Epyc när fler kärnor och lägre frekvenser utan möjlighet till överklockning önskas samt fler PCIe-banor, men det är ju samma kompromiss som Intel försökte med på Basin Falls/X299/LGA2066 och den fungerar i princip inte, iaf inte bättre än överklockningsbara rena Epyc skulle lira. För det omvända borde AMDs UMA-läge kunna kompensera för att allt minne inte är lokalt/near och jämna ut lite, men då skulle allt få högre latenser som jag fattar det utan att studera djupare. UMA eller NUMA verkar inte spela någon roll på vanliga laster däremot. UMA är standardläget hos AMD hur som helst och man måste såklart inte köra Numa, även om det kan vara en fördel. Sen har du ju AMDs game-mode som skulle kunna stänga av hela kretsar i de fallen du behöver låga latenser och klarar dig med färre kärnor, men det är knappast något folk behöver hålla på med.

Core to DRAM on-die och Core to DRAM off-die på samma processor/substrat är i båda fallen fulla minnesbandbredden. Latenser kan nog vara snarlika mellan kretsar på samma processor som inom samma krets, när vi talar om att gå mellan CCX-kluster åtminstone. UMA är påslaget som standard och bör väl jämna ut latenserna något, men det betyder att den sprider ut minnet också. Hur som helst, game-mode vs standard är ju i princip NUMA vs UMA och det i sig verkar inte direkt göra någon nytta. De högre latenserna med UMA verkar inte döda prestandan. En 32-kärnor Epyc kanske skulle göra bra från sig med fyra kanaler/två minneskontrollers populerade, men det är som sagt tvärt om som jag spekulerade om när det gäller var man kan köra en sådan krets, jag tycker det verkar klart att det är annan förpackning/substrat för TR och att TR inte är Epyc-processorer som fallerat i testprocessen. Skulle nog vara svårt att koppla ihop fler IF-länkar annars om inte annat. Och skulle de göra något liknande för SP3 skulle de fortfarande behöva annan förpackning, Epyc-processorerna kan inte ha defekta kretsar så vitt jag vet och precis som på LGA2066 och KBL-X måste de anpassa förpackningen på något sett så den lirar med massor saker okopplade utan problem. Tror inte ett SP3-moderkort skulle gilla att en eller två krets inte initialiserar sig, men elektriskt bör de vara så lika att det bör gå att producera ett moderkort som gillar båda. De behöver dock särskilja plattformarna åt, annars hade de lika gärna kunna sälja 16-kärnors Epyc med 4 fungerande kretsar och 8 minneskanaler som en överklockningsbar entusiastmodell. Var snarare den vägen jag trodde skulle ske med entusiastplattformen innan TR annonserades, och 16-kärnors Epyc kostar fan inte ens mer än TR. Sen kör väl inga Epyc-moderkort något chipset heller, men det finns väl ingen anledning till att de (processorerna) inte skulle kunna använda några av sina PCIe-banor till det. Det är ju inget som egentligen behövs med massor inbyggda funktioner i fyra kretsar dock.

När man går processor till processor går dock bandbredden ner något för IF-länkarna. Bandbredden mellan processorerna i 2P-system bör dock bli 151,6 GB/s sammanlagt (Core to DRAM mellan/på andra processorn bör dock gå ner till ~89 % av bandbredden) när vi räknar på ett DDR4-2667-system och som Cutress på Anandtech påpekar så är det enda som någorlunda matchar 102,22 GB/s två 51,2 GB/s-länkar. Där stämmer nog AMDs tidigare material, två IF-länkar med 3200 MT/s minne som det tydligt står i den sliden, minneshastigheten alltså. Nog för att 102,22 bör bli minne som går i ~1597 MHz, vilket är troligt att minnet faktiskt körs i, men varför inte använda den teoretiska siffran för den specade frekvensen? Faktiskt frekvens kommer ju ändå skilja ett par MHz mellan olika brädor

Låter alltså konstigt att de nu tycker det är tre länkar som är sammankopplade. Som du säger, då borde siffran vara 128 GB/s vid DDR4-2667. Hur som helst, halva sockeln används ju inte på TR4 och det är lite flott Nästan så man kan tycka att de kunde gjort nya socklar, moderkortstillverkarna och kyltillverkarna hade nog gillat det iaf. Men aja, döda kretsar kommer de ju alltid att ha längst ut mot kanterna och de "överblivna" hela kärnorna kan de ju sälja som Ryzen.