G.Skill lanserar DDR4-minnen i 4 266 MHz med låg latens

Din Enter-tangent verkar ha gått sönder.

Den relevanta latensen är den som mäts i nanosekunder, den får man på följande sätt

Latens(RamSpeed, CL) = 2 * CL / RamSpeed

Tvåan kommer från att DDR4-3200 betyder 3200 MT/s (MegaTransfers per sekund) men frekvensen är 1600 MHz, d.v.s. faktiskt frekvens är alltid hälften av specificerade hastigheten.

CAS latens har legat runt 10 ns senaste 10 åren, minnena i artikeln har ner till 8,0 ns latens vilket är riktigt bra.

Högre frekvens är trevligt då det ökar bandbredd och minskar latens (vid bibehållen CL). Men verkar som det är latensen, räknat i nanosekunder, som oftast spelar mest roll när det kommer till snabba minnen.

TechPowerUp har testat en rad minnen på 8700K, tar man kvoten mellan minneshastighet och CL ser man att t.ex. spelresultaten är väldigt mycket rangordnade enligt denna kvot (högre här är snabbare).

Finns i.o.f.s. vissa fall som gillar hög handbredd, men även de brukar "nöja" sig någonstans runt 3000 MT/s. Efter det verkar låg CAS-latens vara det enda som spelar någon roll.

Angående vad som är JEDEC standard. Tror faktiskt man specificerat upp till DDR4 3200 MT/s numera, fast bara med CL 20 samt allt över 1,2 V är utanför standarden.

Däremot är allt över 2666 MT/s utanför specifikation för Coffee Lake. Ryzen är lite lurigare, det är 2666 MT/s för en "rank" per kanal, 2400 MT/s för två ranks och var tidigare 2133 för fyra ranks men kan ha ändrats till 2400 MT/s i senare uppdateringar. UDIMMs har en eller två rank per sticka, så man har 1, 2 eller 4 ranks per kanal i praktiken.

Vissa högpresterande minnen verkar innehålla logik som skalar vissa sub-timings med temperaturen på minneskapslarna, så inte alls säkert att de blir snabbare om man måste fläska på allt för mycket med spänning.

Sist, både Intel och än mer AMD (då större del av kretsen är bunden till minneshastigheten) uppvisar rejält ökande strömförbrukning när man passerar ~3500 MT/s. Något bl.a. Techreport noterade i sitt test av i9-7980XE där man körde med 3600 MT/s minnen, kolla in detta

Visa innehåll

TR 1950X drar mer än i9-7980XE med DDR4 3600 MT/s

Så frågan är om det riktigt är värt att gå förbi 3200 MT/s och CL12, det ger faktiskt lite lägre latens än 4266 MT/s och CL17.

Det är inte riktigt hur RAM fungerar. DRAM är uppdelat i en rad lager, tyvärr är dessa väldigt sammanflätade...

DIMM/rank
Börjar man på toppen har vi RAM-stickorna, en DIMM. På dessa finns ett elektriskt gränssnitt mot ett gäng RAM-kretsar, typiskt 8 till 16 stycken.

Varje DIMM är separerad i en eller två "ranks". En rank är en grupp av RAM-kretsar där gruppen kretsar parallellkopplas så att de tillsammans bildar en 64-bitar bred databuss.

Två enkel-rank DIMMar är därför ur den här aspekten logiskt ekvivalenta med en dual-rank DIMM. I båda fallen delar ranks på samma data/kommando-buss så måste till en sekvens där minneskontroller väljer en viss rank innan ett kommando utförs.

Bank
Adressrymden är sedan uppdelad i flera banker per rank. Man har flera banker av en rad orsaker, den viktigaste är ökad parallellism, två olika banker kan samtidigt vara aktiva. Är därför möjligt att till viss del "gömma" latens, en läsning startas mot bank N, tar ju minst CAS cykler innan data läggs ut på databussen. Någon cykel senare startas en läsning mot bank M (N!=M), det innan första läsningen börjat leverera data.

Data för dessa två läsningar kommer båda levereras efter CAS cykler (om vi nu antar att båda läser data som redan ligger i "row-buffer", se nedan).

Är faktiskt omöjligt att nå full bandbredd utan denna typ av parallellism. Två läsningar från samma bank sker seriellt, d.v.s. är först när transaktionen är helt klar som nästa läsning påbörjas.

Inte helt på det klara med hur många "banks" dagens minnen typiskt har. Har väldigt ofta sätt illustrationen som visar 8 eller 16 "banks" per "rank", gissar att det kanske är en typiskt siffra.

Rader och kolumner
Minnet är rent fysiskt ordnat som en matris, i rader och kolumner. Kolumner är den lägre dimensionen, d.v.s. data i en kolumn är data som adressmässigt ligger direkt på rad.

Det går inte direkt att läsa data från matrisen, den enda data som direkt kan läsas är den kolumn som ligger i "row buffer" (också kallad "sense amplifier").

CAS
Antal cykler det tar från en läsning startar till dess att data kommer ut på data-bussen är CAS cykler. CAS latensen är det enda som spelar roll för detta.

Men som nämndes ovan, är bara data som redan är del av den aktiva raden (som ligger i "row buffer") som kan läsas/skrivas. Storleken på varje rad varierar, det är i praktiken beroende av storleken på DIMMs. Idag är 8 kB en väldigt vanligt storlek på en rad.

Banks kommer in även här, varje bank har en egen "row-buffer". Så fler banks, vilket ökar med antalet ranks/DIMMs, ökar alltså sannolikheten att det data man vill läsa redan ligger i "row-buffer".

Vilken bank som data ligger i bestäms helt av adressen på data man vill åt. Adressen bestämmer även vilken minneskanal och rank som kommer används. Rätt självklart om tänker lite på det.

RAS
Om data inte ligger i "row-buffer" finns lite olika fall och är här de andra latenssiffrorna kommer in. Är inte jättehemma på detta, men rätt säker att 3:e siffran i timings är antal cykler från att man "stänger" en rad till dess att nästa kan börja öppnas.

Andra siffran, RAS latens, är tiden det tar att läsa ut en rad ur matrisen och lägga den i "row buffer". En rad har sedan typiskt 8192/8/8=128 kolumner (8192 kB per rad och 8 byte, 64-bitar, är antal bytes som varje buss-överföring levererar samt en "burst-längd" på 8 transfers/4 cykler).

Så tre huvudfall för att utföra en minnestransaktion

• data ligger redan i "row-buffer", tar CAS cykler

• "row-buffer" är inaktiv/tom, tar RAS cykler att fylla "row-buffer" och CAS att läsa/skriva data

• "row-buffer" är aktiv, tar först RP (RAS precharge, 3:e siffran) att förbereda "row-buffer" för ny data (har man skrivit måste ju data i "row-buffer" först skrivas till matrisen), sedan RAS cykler att läsa raden och slutligen CAS cykler för transaktionen

Har man ett single rank system med två DIMMar (normalt i dual-channel) och 8 "banks" går det alltså (med typisk "row-buffer" storlek för dagens system) upp till 8*128*2=2048 minnestransaktioner där det enda som spelar roll är CAS-latens per transaktion där något annat spelar roll. Detta är t.ex. fallet om man läser/skriver sekventiellt, vid mer slumpmässig läsning blir det naturligtvis en klart mindre siffra.

I praktiken är därför CAS latens, ihop med frekvens, den överlägset viktigaste parametern för RAM. Frekvensen påverkar ju båda bandbredd och faktiskt latens (den mätt i nanosekunder).

Edit: exakt vad "command rate" gör är lite dunkelt i min mening... Vissa pratar om att det är tiden att göra "chip select", gissar att det måste göras varje gång man byter rank/DIMM.

Har också sett någon förklaringen kring att det är tiden mellan två kommandon, så 1T betyder att t.ex. två läsning (mot olika banker) kan utföras cykler efter varandra med 2T betyder att det måste gå en cykel emellan. Då en burst är 4 cykler borde det i så fall spela rätt lite roll om man har 1T eller 2T.

2T ska i alla fall "lätta på trycken" för minnesbussen rent elektriskt, så 2T kanske är vettigt om man har många rank/DIMMs alt. kör med väldigt hög frekvens och hög spänning.