Intel Arrow Lake uppges få 50 procent mer L2‑cacheminne

Bytte just från i7-5775C @ 4GHz till 7800X3D, och det var ju så dags - jag hade skjutit upp det alltför länge. Det är till och med så att Shadowplay fungerar bättre nu, för att inte tala om alla framedrops i exempelvis PUBG som nu är puts väck. Med det sagt så är 5775C fortfarande väldigt bra för sin ålder - se slutsatsen i denna Anandtech-artikel.

Jag är nu i full rulle med att hitta en stabil undervoltning, trevligt pill.

Som med det mesta är det en avvägning.

Ett "problem" med cache, d.v.s. SRAM, är att det är en av de saker som tyvärr inte skalar speciellt bra med nodkrympningar längre. Så framåt "kostar" mer cache allt mer jämfört med förbättringar av mikroarkitektur (logik skalar fortfarande enligt förväntning).

Ett annat problem med större cache är att latens och storlek står i motsatsförhållanden. Ju större cache, ju högre latens.

På ett par generationer har Intel gått från 256 kB L2$ till 2 MB L2$, latensen har samtidigt ökat från 12 cykler till 16 cykler.

Positiva är ändå att kapaciteten ökat med x8 medan latensen "bara" ökat med 33 %. Delvis kan man få lägre latens genom att slänga mer effekt på en cache, så den spaken finns också.

Högre latens går att "gömma" upp till en viss storlek, det genom att bygga ut mikroarkitekturen så den fixar att ha fler instruktioner "in-flight".

En stor cache "på låg nivå" har två huvudfördelar: en minnesförfrågan som hanteras av L1$ levereras snabbare och drar mindre ström än en som hanteras av L2$, samma gäller sedan för varje nivå där RAM drar mest ström och är långsammast.

Typiskt vill man ha väldigt låg latens på L1$. Då AMD/Intel designar för väldigt hög frekvens så är det därför svårt för dem att skruva upp storlek på L1$ speciellt mycket (latensen räknat i cykler skulle dra iväg). Apple som designar för <4 GHz kan komma undan med en betydligt större L1$.

Fördelen med att göra L1$ större är att fler fall ser en prestandaökning av större L1$ jämfört med större L2$, som i sin tur ser fler fall av prestandaökning jämfört med större L3$.

Men sen finns alltid undantag: just spel verkar gilla en väldigt stor cache, även om det handlar om L3$ eller till och med L4$ som i 5775C. De flesta saker verkar dock nästan helt opåverkade av stor LLC, långt fler saker såg en vinst av att L2$ ökades från 1,25 MB till 2 MB i "stora" kärnan och 2 MB till 4 MB i 4-kärnekluster av "små kärnor" mellan Alder Lake och Raptor Lake.

Så detta är väldigt mycket en avvägning, tydligen tror Intel det är mer värt att fortsätta öka L2$.

Framåt verkar Intels "tile-based" design, som startar med Meteor Lake och följs Arrow Lake, ha just en speciell "tile" som enbart innehåller SRAM och som man tror kommer kunna användas som L4$: Adamantine. Vi lär få se hur de tänker använda detta...

Det går bra att använda sådan SRAM som LLC (Last Level Cache, L3$ eller L4$ beroende på design). Verkar vara just något åt det hållet Intels cache-tile kommer fungera.

Men L2$ och framförallt L1$ måste vara väldigt tight integrerad med ALUs. Även om 3D V-cache är snabb jämfört med t.ex. Intels separata eDRAM för L4$ är den betydligt långsammare än L2$ hos Intel/AMD.

Ett annat stort problem är att SRAM på en "annan krets" drar klart mer ström jämfört med en helt integrerad cache. Det är fortfarande långt bättre än RAM, men går inte att komma ned på nivån man har hos integrerat L2$ och än mindre L1$.

L1$ har massa andra egenskaper som gör den exceptionellt dyr jämfört med högre nivåer, bl.a. kan L1$ normalt hantera långt fler samtida anrop jämfört med högre nivåer och det gör den väsentligt mer komplex per byte cacheutrymme. Det är helt orealistiskt att ha så mycket "ledningar" (traces) till en extern krets (dyrt och energikrävande).

Slutligen: L1$ måste hållas på 3-4 cyklers latens, är helt orealistiskt att fixa det på speciellt stor cache. Dagens LLC har minst en faktor 10 större latens.

TL;DR "nej, det går inte"