Intel "Rocket Lake" bekänner färg i Geekbench

Varför tycker du att det ser för lite ut med en komplex dekoder? De flesta x86 instruktioner genererar bara 1 μop eller 1 fused μop (som blir 2 μops i backend) och det klarar de enkla dekodrarna. Skillnaden i bredd på intels nya processorer är att rename ökar från 4 till 5 per cykel.
Dessutom förenklar man det väldigt mycket genom att bara prata om hur många dekodrar som finns. Mycket av koden körs från μopcachen som har en bredd på 6 på intel (8 amd/arm x1).

På https://www.uops.info/ kan du hitta info om hur många μops en viss x86 instruktion genererar på en viss processor. Siffran anges som fused(frontend)/unfused(backend) för intel. Skiljer siffrorna sig åt betyder det att det är en instruktion som använder μop-fusion i frontend. Vilket är två μops som läggs ihop till en μop i frontend för att spara intern bandbredd. De kan använda de enkla dekodrarna, tar upp en plats i μopcache, en slot i rename osv. Ett exempel är ADD r, m (1/2 μops) (addition från minne till register) vilket egentligen är två instruktioner, läs in och addition. I frontend läggs de ihop till en instruktion men blir till två instruktioner i backend och tar alltså upp två portar där, en av port 2 eller 3 (Load) för inläsningen och en av 0, 1, 5 eller 6 (ALU) för additionen.

Vad menar du med att Sunny Cove ser ut att vara optimerad för multimedia?
Vad är det för typ av EU du tycker saknas och hur hade du tänkt att den skulle utnyttjas av processorn med tanke på de andra begränsningar som finns?

Tänk på att intel brukar beskriva sin schemaläggare väldigt förenklat som "unified" utan att visa några direkta detaljer. AMD och ARM schemaläggare ser lita annorlunda ut och har olika kluster för heltal och flyttal.

Om vi tar kod som körs i en loop och redan blivit dekodad och därför körs från μopcachen (skippa pre-decode/decode begränsningar) så kan man räkna med en bredd av max 5 fused μops per cykel. De använder antingen 1 EU eller 2 EU för write (address + store) eller 2 EU för read-modify (read + op). När skulle man ha nytta av flera EU och vilka? Det ser väl ganska balanserat ut?

Jag tittade lite snabbt på anandtech artikeln du länkade till. Där ser man faran med att försöka göra några djupare tekniska analyser utifrån ett blockdiagram nån PR-avdelning satt ihop. IMUL har inte flyttat från port 5 till port 1. IMUL har alltid legat på port 1. Det är nån från intel som råkade rita fel i en presentation vilket man kan se om man tittar på en annan artikel från anandtech:
https://www.anandtech.com/show/13699/intel-architecture-day-2...
Där skriver de till och med "Port 1 gets the Mul unit from Skylake Port 5, probably for rebalancing purposes"

Det som är intressant är hur mycket arbete processorn faktiskt kan utföra samtidig. Att AMD/ARM delar upp backend i olika kluster för heltal/flyttal innebär inte att alla resurser utnyttjas samtidigt.

Vad är det du tror att man skulle tjäna på att vektorenheterna låg på egna portar? Vilken kod är det som skulle utnyttja det? Ge gärna ett exempel där du t.ex i vtune sett att problemet är att port 0 är överlastad.

Jag kan ta ett konkret exempel för att visa hur mycket resurser som går åt för att utföra samma mängd arbete. Använder man fma avx512 på port 0 på sunny cove så får du 32 sp flops/cykel. Det är 1 x86 instruktion som tar upp 1 μop i frontend och använder 1 EU. Samma mängd arbete kräver 2 μops / 2 EU på amd och 4 μops / 4 EU med ARM neon. Tar vi server versionen av sunny cove så har du ytterligare en fma enhet på port 5 för 64 sp flops/cykel (amd/arm har slut på EUs). Vad är det du tror att processorn ska göra samtidig med andra portar förutom att läsa/skriva data? Port 1 är fortfarande ledig för ALU och port 6 för ALU/branch, ALU/test+hopp (loop räknare) kan dessutom slås ihop i decode till 1 μop som körs på port 6.

Du kan inte bara titta på blockdiagram och räkna antalet färgglada rutor och jämföra vem som har flest.