Så vitt jag vet finns ingen dokumentation som beskriver den faktiska latensen för modeller med 1.0, 1.5, 2.0 resp 2.5MB cache-slice storlek. Försöker man dra några slutsatser från saker som SiSoft Sandras cache-latens mätning (och ser verkligen ut som SiSoft förstår cache-design när man ser vad/hur de testar) så lutar det åt att latensen är den samma oavsett storlek på cache-slice (vilket verkar rätt rimligt sett ur design av CPUn från Intels sida).
6MB cache är en ju 4st (en per kärna) cache-slices med storlek 1.5MB, 8MB är 4st med storlek på 2.0MB. Dessa "slices" sitter på en ring-buffert, så fler CPU-kärnor ökar latensen. Men det har ju ingen relevans här då din fråga rör två 4-kärniga modeller.
Det är ändå så att i praktiken så kommer 6MB cache ha marginellt lägre latens jämfört med 8MB cache. Anledningen heter TLB. x86 CPUer cachar endast "fysiska" adresser medan program i moderna OS jobbar med "virtuella" adresser, finns en översättning från alla giltiga virtuella adresser till underliggande fysisk adress och TLB är en cache för denna uppslagning.
TLB är extremt prestandakritisk, vilket gör att den blir väldig liten. Storleken har relativt sätt ökat rätt mycket ungefär var annan "core" revision, i Haswell/Brodwell kan ändå inte L2-TLB cacha mer än motsvarande 4MB (L1-TLB täcker bara 256kB). Så vid helt slumpmässig användning av RAM som ligger i L3 kommer se något högre latens ju längre från 4MB man går. (Finns speciella TLB-poster som täcker in 2MB alt. 1GB (bara Xeon) men ignorera detta nu).
Så det är 6MB för att minska antal transistorer, det finns ju trots allt 64/128MB L4-cache då det handlar om en Iris Pro utrustad CPU.
Om det är girighet som driver Intel att konstant byta sockel lär de vara usel på den grenen då kretsarna för moderkort är en (undantaget servers) extremt lågmarginalrörelse som man måste utföra bara för att ha en komplett plattform.
Lättar man lite på foliehatten så är en av det mest bidragande orsakerna till konstant förändring av sockel racet mot extremt låg strömförbrukning. Införande av en lång rad nya "sleep-state" och andra tricks för att minska främst "idle"-förbrukning kräver att nya funktioner görs tillgängliga via nya CPU-ben. Kan se att de som kör desktop-CPUer kanske inte bryr sig speciellt mycket av dessa funktioner, men för både mobilsidan och även server-sidan är perf/W prio#1 för tillfället och båda dessa segment är betydligt mer lukrativ än desktop.
En 4-kärning Intel "core" CPU har mer än tillräcklig bandbredd med 2-kanalers DDR3 1600, framförallt i detta fall när det handlar om en modell med Iris Pro då det också finns eDRAM som främst är tänkt att hjälpa GPU-delen men det fungerar också som L4-cache för CPU-delen. För att vara Intel har L4-cachen rätt hög latens, men jämfört med typiska L3-cache implementationer från AMD och server-modeller av ARM så ligger denna L4-cache lägre (ca 50% lägre räknat i klockcykler jämfört mot L3-cache i FX-8350).
