Detta är latensen som krävs för att öppna upp en ny rad i minnet och förbereda att läsa det första "ordet". Ett ord i detta sammanhang är en cache-rad som är 64 Bytes (512 bitar) vilket är den minsta enheten som du kan läsa in från minnet till processorn. Som du ser så är latensen i tid lika lång på "sweet spot" minnen för DDR4 och DDR5, de fakto var tiderna ungefär desamma även på DDR3, men överföringen (antalet bitar per tidsenhet) har ökat en del... (1066->3200->6000 MT/s)
Nu är inte CL den enda siffran som betyder något, du har säkert sett flera "primära timings" där man brukar beskriva minnet som 6000 CL30-36-36-76-112. De här siffrorna är inte helt oväsentliga, men det får väl ses som ett specialintresse om man skall fördjupa sig i dessa. Dessutom finns det sekundära timings som är viktigare, men dessa dokumenteras inte alls förrän man läser av dem i datorn. De beror oftast på vilket fabrikatet på minneskretsarna stickorna har: Hynix, Nanya, Micron eller Samsung. De finns i sin tur i flera varianter och kan bete sig väldigt olika när man försöker överklocka.
För att skrämmas lite så ser ett "state diagram" för DDR-minnen ut såhär, varje liten pil har en timing som du kan skruva på om du har lust sen finns det begrepp som "bank" och "rank" som beskriver hur man organiserar minneskretsarna på stickorna. Ett enormt område.
https://www.cnblogs.com/lianghong881018/p/10577049.html
