Intel "Rocket Lake-S" uppges få höga klockfrekvenser och lägre prislapp

Liten vink om utvecklingen de senaste fem åren. Notera att detta är per klockcykel, Apple klockade sina kretsar <= 1,5 GHz för fem år sedan, vilket gjorde att man inte riktigt fattade hur bra deras mikroarkitektur var redan i Phone 6.

AMD var bättre än de ser ut här då Bulldozer-designen gick att klocka till månen. Arm låg inte alls så här långt efter Apple då man redan för fem år sedan låg på ~2,0 GHz.

För Intels del är det sorgligt hur lite Core-serien rört på sig sett till mikroarkitektur, är "Coves" som räddar upp det lite. Däremot har Atom gått från hopplös till nog bättre än de flesta anar.

I jämförelsen mellan x86 och Arm får man ha i bakhuvudet att Apple/Arm ligger nu på ~3 GHz medan AMD/Intel ligger i spannet 4,5-5 GHz. Ändå slående hur mycket ARM64 dragit i från x86_64 i prestanda per cykel! Det är långt mer energieffektivt att ha brutal IPC klockad till OK:ish frekvens än att klocka till månen för att få vettig prestanda.

Visa innehåll

Sista generationen innefattar vidd mått av spekulation. Intel Core använder värdet från Tiger Lake U (Willow Cove), AMD är Zen 2 siffran multiplicerad med AMDs påstådda 19 % ökning, Arm siffran är Cortex A77 multiplicerad med Arms påstådda 30 % ökning i Cortex X1 medan Apples A14 kommer från läckta resultat.

Det är ju dock AMDs fel att det är så, när Ryzen lanserades valde de medvetet att ändra deras namngivning och kalla sina styrkretsar B350 och X370 när Intels hette B250 och Z270. Nu verkar det som att AMD kommer "hamna efter" igen eftersom de släppt nya styrkretsar allt senare med varje ny generation.

Ny arkitektur ja, Willow Cove istället för Skylake som de kört sen 2015.

Inte att förväxlas med tillverkningsnoden som fortfarande är 14 nm

Ja. 14 nm är en "process node" (eller bara "process" eller bara "node") som processorer tillverkas på.
Arkitekturen är (i teorin) oberoende av det och handlar mer om hur processorns olika delar är upplagda, såsom hur den läser in instruktioner, antal enheter som kan utföra instruktioner, cachestruktur och liknande saker.

Intels gamla tick-tock-strategi var i princip att byta/uppdatera arkitektur varannan release och krympa den (byta node) varannan.
Efter det gick de över till Process-architecture-optimization vilket inte heller verkar hållas som det var tänkt.

Fast det är ju precis det Intel gör. Rocket Lake-S kommer som artikeln säger vara baserad på Cypress Cove, och ska enligt ryktena ha runt 20% bättre IPC än Skylake. Det blir första gången på många år som Intel förbättrar sin IPC på desktop.

Rent generellt är cache inte bara snabbt, det är också ett mer energieffektivt sätt att hämta data (tar långt mer energi att hämta data ur RAM). Cache är nästan alltid SRAM (för x86 är enda undantaget jag kan komma i modern tid Intels eDRAM cache de använt för Iris Graphics), så det drar i praktiken ingenting om man inte läser/skriver.

Cacha drar mycket kiselyta och effekten av addera mer cache kan approximeras med att miss-rate minskar med roten ur storleken på cache. D.v.s. i något läge har kretsen "tillräckligt" med cache för de typiska uppgifterna, i det läget ger mer cache bara en dyrare krets utan att påverka prestanda.

Ovan är en rejäl förenkling, en cache drar mer ström ju fler grupper (eng. number of sets) man delar in den i då man typiskt delar in den i grupper för att kunna söka alla grupper parallellt. Ju fler grupper, ju mer energi kostar det att söka i cache.

Kikar man specifikt på L1$ finns beroende på något som kallas "page-size" ("page" är storleken på en struktur OS-kärnor använder för att hålla redan på hur fysiskt minne samt swap-space är fördelat) och optimala antalet grupper. Man vill att
L1$-size <= page-size / nr-of-sets
då detta möjliggör att slå upp i L1$ parallellt med att slå upp i något som kallas TLB (översättning från virtuella adress till underliggande fysisk lagring). Om olikheten ovan inte gäller kan inte L1$ uppslagningen starta innan man fått svaret från TLB.

Ovan är förklaringen varför Apple kan använda 128 kB L1$ medan alla moderna x86 håller sig till 32 kB och Intel till slut gått till 48 kB L1$. AMD körde 64 kB L1$ tidigare, men ändrade till 32 kB med Zen just för att minska latens genom att köra L1$ och TLB parallellt.
Edit: Apple kan köra större L1$ då man valt 16 kB "page-size" (ARM64 stödjer 4, 16 och 64 kB) medan x86 använder 4 kB.

TL;DR är ändå att cache kostar yta, yta man primärt bör lägga på bättre ALU. Men cache är energieffektivt!